很简单的程序，后仿真与功能仿真结果不同！

x1022as

很简单的程序，后仿真与功能仿真结果不同！ [复制链接]

代码是这样的，

module time_delay_reg(clk,dir_eff_in,dif_eff_in,reset,dir_eff_out,dif_eff_out
    );
    input dir_eff_in;
  input dif_eff_in;
  input clk,reset;
   output dir_eff_out;
  output dif_eff_out;
  
    reg dif_eff_out;
  reg dir_eff_out;
 
  always@ ( posedge clk)
  if(reset)
   begin
       dir_eff_out<=1'b0;
    dif_eff_out<=1'b0;
   end
  else
   begin
     dir_eff_out<=dir_eff_in;
    dif_eff_out<=dif_eff_in;
   end
   endmodule

本意很简单，就是将信号延后一个时钟输出，功能仿真的结果实现了上面意图，但是后仿里面输出与输入同时变化（图在附件）。

请问在器件中实现的时候输入与输出之间究竟是那种关系啊（延时还是同时变化）？求解！！！

eeleader

这个问题, 显然仿真输入信号的激励没有满足上升时间,保持时间. 换句话说, 你的后仿时钟的变化和数据的变化是一致,所以导致的后仿不对!

x1022as

谢谢，不敢说我真明白了 ，我先回去试试吧

qd0090

和你上次那个帖子，问题一样

eeleader

等LZ解决问题的好消息!

x1022as

谢谢楼上各位了，看来是我的tb文件写的有问题。现在我换了个思路，新建了一个模块，用来提供输入数据，然后用一个顶层文件将两个模块串起来，tb文件只用来提供reset和clock信号，这样的话结果就正确了。

eeleader

不客气, 有问题就来EEWORLD的FPGA/CPLD论坛找我们了,大家肯定会想办法帮你解决的!

x1022as

ok，谢谢！

eighteenyo

如果是建立时间保持时间不满足的话 会导致仿真时输出红色错误值吧。！！？？