Como você executa o STA para projetos de baixo consumo de energia e alto desempenho?

1 STA com reconhecimento de energia

Projetos de baixa potência geralmente usam técnicas como clock gating, power gating, voltage scaling ou multi-threshold CMOS para reduzir o consumo de energia do circuito. No entanto, essas técnicas também introduzem novas fontes de variação de tempo e complexidade que precisam ser consideradas no STA. Power-aware STA é uma metodologia que considera os efeitos de modos de potência, domínios de potência, deslocadores de nível, células de isolamento, células de retenção e outros elementos de baixa potência no comportamento de temporização do circuito. Ele requer modelos de energia precisos, bibliotecas com reconhecimento de energia e restrições com reconhecimento de energia para realizar análises e otimizações precisas.

2 Cronometragem de cantos

Projetos de alto desempenho geralmente operam em altas frequências e precisam atender a margens de temporização apertadas. No entanto, o comportamento de temporização do circuito pode variar significativamente dependendo do processo, tensão e temperatura (PVT) Condições. Para explicar essas variações, o STA usa cantos de temporização, que são combinações de valores de PVT que representam os piores e melhores cenários para análise de temporização. Normalmente, o STA executa análises para vários cantos de temporização para garantir que o projeto atenda aos requisitos de temporização em todas as condições operacionais possíveis.

4 Otimização de tempo

Otimização de temporização é o processo de melhorar o desempenho de temporização de um circuito através do ajuste de parâmetros ou estrutura. Ele pode ser feito em vários níveis de abstração, como síntese lógica, posicionamento, roteamento ou pós-layout. Técnicas comuns para otimização de tempo incluem dimensionamento, buffering, clonagem e desativação. Por exemplo, alterar a largura ou o comprimento dos transistores ou portões para aumentar ou diminuir sua força e velocidade de acionamento; inserção de buffers ou inversores ao longo de um caminho de sinal para reduzir a carga capacitiva e melhorar a integridade do sinal; duplicação de uma célula lógica ou de um subcircuito para reduzir a distribuição e o atraso de um caminho crítico; e mover registradores ou flip-flops através de portas lógicas para equilibrar o atraso entre clock-to-Q e lógica combinatória.